唉 转了一圈还是咱们论坛热心肠比较多,有会FPGA的同行吗

honboylc

我刚开始玩FPGA有个问题,到处找不到答案,别的FPGA论坛都冷冷清清的,没人理啊,希望咱们论坛有人能帮一下,关于ISE下用modelsim仿真
测试文件module test;
        reg sclk;
        reg [7:0] port;
always@ (posedge sclk)begin
port<=port+1'b1;
end

        initial begin
        sclk=0;
        forever
        #5 sclk = ~sclk;
               
        end
initial begin
#100000 ;
$stop;
end            
endmodule
这样仿真的时候为什么时钟会跳变port不会变啊,已经简化的不能在简化了实在焦头烂额的找不到问题出在哪里,望指教
帮看一下是不是modelsim的库是不是不对,第一次安装还不熟悉

还有就是port赋一个常量会显示出来,但是放在always块里面就不工作了,时钟却正常

怪怪

这里也没人的，我不会哦

chineseboyzxy

看过无线电杂志上光盘里的教程，陈演平老师的，后来给陈老师发了个邮件，陈老师给我寄了一块用FPGA设计数字语音电路的实验电路板，我自己买了元件焊好，自己学习。